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LabVIEW FPGA : toute la puissance du matériel, sans VHDL
Descendez au plus près du silicium : le FPGA exécute la logique en parallèle, en matériel, avec une précision de l’ordre de la nanoseconde. Acquisition haute vitesse, traitement de signal câblé et déclenchement de protection en microsecondes — mille fois plus vite qu’une boucle logicielle.
Cours 5 du parcours Instrumentation, mesure et conception électronique. Les cinq cours construisent ensemble le même projet fil rouge — le banc SENTINELLE — et se prennent séparément ou en forfait avantageux.
Pour qui ? Ingénieurs et technologues qui conçoivent de l’acquisition rapide, du contrôle serré ou des fonctions de protection. Prérequis : le cours LabVIEW Temps réel ou une aisance équivalente. Une base en électronique numérique (portes logiques, registres, horloge) est un atout.
Objectifs généraux du cours
Au terme du cours, l'apprenant.e sera capable de :
- OG1 — Comprendre : expliquer l’architecture d’un FPGA, le parallélisme matériel et le modèle de programmation LabVIEW FPGA (horloge, temporisation à la nanoseconde, compilation).
- OG2 — Concevoir : réaliser des entrées-sorties haute vitesse, du traitement de signal câblé et des transferts DMA vers l’hôte temps réel, en respectant les contraintes de ressources et de temporisation.
- OG3 — Protéger : construire des fonctions de déclenchement déterministes en microsecondes, les optimiser et les intégrer à un système temps réel complet, mesures de performance à l’appui.
Membres de l'OIQ : ce cours est admissible à votre formation continue obligatoire (30 h par période de 2 ans), à déclarer comme activité d'un fournisseur externe. Une attestation détaillée (contenu, durée, dates) vous est remise.
Portée : le cours n’habilite pas à concevoir des relais de protection homologués — les protections réelles obéissent à des normes (CSA, IEC 60255) et à des processus de qualification stricts. Le banc SENTINELLE est un outil pédagogique.
Portée de la formation : Ce cours est une activité de perfectionnement professionnel ; il ne constitue pas une certification d’éditeur ni une habilitation à concevoir des protections homologuées. Aucun achat n’est requis pour comprendre et compléter le cours : les VI FPGA se conçoivent et se simulent hors ligne. Les outils de compilation de l’éditeur ne sont pas fournis.
Tarification
Le chapitre 1 est offert gratuitement pour découvrir le cours sans engagement. Chaque chapitre suivant peut être acheté séparément, ou le cours complet en un seul achat plus avantageux. Les cinq cours ensemble : forfait parcours à 2 395 $.
Contenu protégé À venir
Les capsules vidéo, balados et documents de ce cours seront diffusés via une plateforme d'apprentissage sécurisée (accès par identifiant, lecture en flux protégé, documents nominatifs). Cette protection sera activée lors du déploiement de notre plateforme de cours en ligne.
| Formule | Prix | Commentaire |
|---|---|---|
| Chapitre 1 Gratuit | Gratuit | Chapitre d'entrée offert, en 4 formats |
| Chapitre individuel | 90 $ | Formule à la carte — cibler un chapitre précis |
| Achat chapitre par chapitre | 7 × 90 $ = 630 $ | Coût si les 7 chapitres payants sont achetés séparément (le chapitre 1 étant gratuit) |
| Cours complet | 599 $ | Les 8 chapitres et l'évaluation finale — attestation OIQ incluse |
Vous formez une équipe ? Cohortes d'entreprise et version sur mesure — soumission sous 2 jours ouvrables.
Les 8 chapitres du cours
La progression part du concept et descend vers l’application : comprendre le FPGA et son environnement de compilation (ch. 1-2), acquérir à haute vitesse, traiter le signal en matériel et transférer par DMA (ch. 3-5), déclencher en microsecondes, optimiser les ressources et intégrer au système complet (ch. 6-8). Chaque chapitre est offert en 4 formats. Le chapitre 1 est gratuit.
| Ch. | Titre du chapitre | Durée | Objectif spécifique |
|---|---|---|---|
| 1 | Comprendre le FPGA : la logique qu’on câble au lieu de l’exécuter Gratuit | 1,5 sem. | OS1 — Expliquer ce qu’est un FPGA, en quoi le parallélisme matériel diffère de l’exécution séquentielle, et quand ce gain justifie le coût de conception. |
| 2 | L’environnement LabVIEW FPGA et la compilation matérielle | 1 sem. | OS2 — Se repérer dans le projet FPGA, construire un premier VI FPGA et le mener jusqu’au bitfile compilé exécuté sur la cible. |
| 3 | Entrées-sorties haute vitesse et cadencement à l’horloge | 1,5 sem. | OS3 — Réaliser des acquisitions et générations synchronisées à l’horloge du FPGA, avec un cadencement précis et déterministe au coup d’horloge. |
| 4 | Traiter le signal dans le circuit : filtrage, mesure et arithmétique câblée | 1,5 sem. | OS4 — Implanter du traitement de signal directement en matériel (filtrage, valeur efficace, détection) en gérant la représentation numérique et la temporisation. |
| 5 | Transférer les données : DMA vers l’hôte temps réel | 1 sem. | OS5 — Transmettre des flots de données du FPGA vers le processeur temps réel par voie DMA, sans perte et sans saturer le circuit. |
| 6 | Déclencher en microsecondes : protections et sécurités câblées | 1,5 sem. | OS6 — Concevoir des fonctions de déclenchement déterministes en microsecondes (surintensité, verrouillage, état sûr) entièrement dans le FPGA. |
| 7 | Optimiser : tenir dans le circuit et respecter la fréquence | 1 sem. | OS7 — Réduire l’usage des ressources et satisfaire les contraintes de temporisation d’un design FPGA, en arbitrant vitesse, surface et latence. |
| 8 | Intégrer au système complet : FPGA + temps réel + supervision | 1 sem. | OS8 — Assembler l’étage FPGA, le contrôleur temps réel et la supervision en un système cohérent, versionné, et en démontrer la performance de bout en bout. |
| Évaluation finale — le module de déclenchement rapide intégré | Sem. 10 | Examen de synthèse et remise du livrable : le module de déclenchement ultra-rapide, bâti chapitre après chapitre. |
Livrable final : le module de déclenchement ultra-rapide.
Un fil rouge : le banc SENTINELLE
Vous ne travaillez pas sur des exemples abstraits. L'usine fictive NORDIK — déjà connue du cours Sécurité électrique au travail — commande un banc de test et de surveillance de ses protections électriques. Chapitre après chapitre, vous en construisez une pièce réelle et fonctionnelle.
Acquérir sans rien perdre
Les trois courants du CCM-B2 échantillonnés en synchrone à haute cadence dans une boucle cadencée à l’horloge, chaque échantillon horodaté en matériel — là où le logiciel décroche.
Déclencher en microsecondes
Une détection de surintensité entièrement câblée réagit en quelques microsecondes, indépendamment du processeur : la philosophie d’un relais instantané, mesurée au chronomètre.
Un système à trois étages
FPGA (vitesse), temps réel (fiabilité et journal), supervision (interface) réunis en un seul système SENTINELLE — la convergence des trois cours LabVIEW du parcours.
Tout pour passer à la pratique
- Le dossier SENTINELLE FPGA : cahier des charges FPGA, VI d’échantillonnage 3 phases, blocs de traitement (RMS, filtre, déclenchement) commentés, données du CCM-B2 ;
- Gabarits professionnels réutilisables : cahier des charges FPGA, tableau de décision registres/DMA, calculateur de tampons, grille de diagnostic de compilation, dossier d’intégration ;
- Tous les VI FPGA de départ et solutions compilables de chaque chapitre, avec bancs de test de simulation ;
- Grilles d’auto-évaluation des livrables et corrigés de tous les quiz ;
- Glossaire complet des notions (annexe A), remis dès le chapitre 1.
La vitesse du matériel, à votre portée
Commencez par le chapitre 1 gratuit, ou inscrivez-vous au cours complet. Les cinq cours ensemble : le parcours Instrumentation, mesure et conception électronique à tarif avantageux.